CoWoS-S 與 CoWoS-R
差別只有一層
你以為的「一顆 AI 晶片」，其實是一整組零件擠在同一個封裝裡。
運算晶粒、小晶片、好幾疊 HBM（高頻寬記憶體，High Bandwidth Memory），全部要塞在一起。彼此距離越短，頻寬越高、每瓦效率越好——台積電（2330）用來做這件事的平台，就叫 CoWoS。
CoWoS 底下有 -S、-R、-L 三個版本。名字只差一個字母，工程上卻是兩條完全不同的路：-S 用一整塊矽，-R 用一疊銅線與塑膠。
差別就發生在中間那一層——中介層（Interposer）。這篇把它剖開來看。
重點速覽
三句話講完這篇在幹嘛。
差在哪
中介層的材料。CoWoS-S 的 S 是 Silicon（矽），用一整塊矽晶圓刻出極細線路；CoWoS-R 的 R 是 RDL（重佈線層），改用高分子介電層加銅線一層層疊出來。
各自的極限
矽的線路最密、可以內建電容，但一整塊做太大就良率崩潰——台積電對 CoWoS-S 給的建議線是 約 3.3 個光罩、≈ 2,700 mm²（不是物理硬牆，AMD MI300 就做到 3.5）。RDL 密度輸給矽，但能做得更大、而且有彈性。
為什麼該注意
封裝尺寸已經是 AI 晶片的硬天花板。台積電的路線圖要從 3.3 個光罩一路推到 2029 年超過 14 個——那是矽中介層做不到的地方，也是整條先進封裝設備鏈接下來幾年的成長來源。
先搞懂 CoWoS 這三個字
CoWoS ＝ Chip on Wafer on Substrate，直譯就是「晶片疊在晶圓上，晶圓再放到載板上」。名字本身就是一張施工圖。
先說這張圖的兩個「不精確」，免得被誤導：① 垂直方向大幅誇大。真實的中介層薄到只有約 100 µm，而上面的邏輯晶粒約 675 µm——中介層其實比晶粒薄得多，這裡畫厚只是為了能把裡面的結構畫給你看。剖面示意圖幾乎都會這樣做，但值得先講明。② HBM 不是一塊實心晶片，是好幾顆 DRAM 疊在一顆邏輯晶粒上（圖中的橫線就是那些疊層），每一疊自己內部也有矽穿孔。
為什麼要多墊一層中介層？因為晶片上的接點太細、太密，直接焊到載板上對不準也接不住。中介層像一塊「轉接板」：上面用晶圓等級的細線路承接晶片，下面再用比較粗的 C4 銲球接到載板。訊號在封裝內部跑，距離短、根數多，頻寬與能效才上得去。
為什麼這張照片看得到封裝「裡面」？因為它是用近紅外線拍的。矽對可見光不透明，但對波長超過約 1,100 奈米的紅外線是半透明的——換句話說，紅外線可以穿過蓋在上面的矽，把底下的晶粒配置照出來。所以你看到的不是拆開的封裝，而是一次「透視」。
對照上面那張示意圖：中央最大的那塊是邏輯晶粒，左右各兩疊、表面帶規則方格紋路的是 HBM 堆疊，把它們全部框在裡面的那圈深色區域就是中介層，再外面那塊淺色方板是有機載板。P100 是台積電 CoWoS 早期最具代表性的產品之一，這就是 CoWoS-S 實際出貨的樣子。
為什麼用這張，而不是原廠產品照？因為 NVIDIA 官網與新聞中心的 P100 照片拍的是裝好蓋子的模組——蓋子一蓋，中介層就永遠看不到了，而中介層正是這篇的主角。這張紅外線穿透照是少數能同時把晶粒、HBM、中介層放進同一個畫面的影像，而且是 CC0 公眾領域，可以自由標註。原始檔案可自行查證：Wikimedia Commons 檔案頁。
核心差異：那一層用什麼做
把中介層放大來看，兩種做法的內部長得完全不一樣。左邊是一整塊矽，右邊是一疊塑膠與銅。
結構順序（由上而下）是查證過的：晶粒用銅柱微凸塊接到中介層正面；中介層的金屬佈線層在最上面；TSV 穿過矽本體把訊號帶到背面（業界慣例大約每顆 C4 銲球對應 2 個 TSV）；接著整片被研磨薄化到約 100 µm，目的就是把 TSV 的底端露出來；最後在背面做 UBM 與 C4 銲球，接到有機載板。——那道「磨到 100 µm」的工序，正是第 08 節設備表裡研磨拋光機台的用武之地。
同樣提醒：兩張圖的垂直厚度都是誇大的，中介層實際比晶粒薄得多；HBM 畫成疊層才是它真正的樣子。
左圖的橫線代表矽中介層裡的金屬線路，直條是 TSV（矽穿孔）——在矽上鑽出上下貫通的導電孔，讓訊號與電源直接穿過中介層接到底下的載板。右圖沒有任何直穿結構，取而代之的是一層層的高分子介電層，銅線埋在層與層之間，靠短短的導通孔上下接力。兩張圖的差別，就是這篇文章的全部。
這張照片到底拍的是什麼？拍攝者的原始說明寫得很清楚：這是 P100 的中介層，而且是把上面的層一層一層剝掉（delayering）之後，露出最上層金屬（top metal）再拍的。所以你看到的不是「晶粒拆掉後的中介層原貌」，而是刻意剝到金屬層的剖面——那些深色不規則區域是剝除過程造成的，不是結構本身。
左圖畫的「極細金屬線路」很抽象，這張照片很具體：整片密到像織布，每一個點都是一個要對準、要接上、而且不能失敗的接點。這就是為什麼把中介層做大這麼困難。
順帶一個很有用的數字：拍攝者量到這片中介層是 40.2 × 29.0 mm ≈ 1,166 mm²、厚度只有 約 100 µm（比一張影印紙還薄）；上面那顆 GP100 晶粒厚 675 µm。1,166 mm² 換算下來約 1.4 個光罩——離 CoWoS-S 的 3.3 光罩建議線還很遠，這就是 2016 年那一代的尺寸水準。
一個誠實的缺口：公開領域找不到品質相當的 RDL 中介層實拍照，所以右邊的 CoWoS-R 只有示意圖、沒有對照的真實照片。看到別處拿矽中介層的照片充當 RDL 的，那是張冠李戴。
矽的優勢，也是矽的牆
矽中介層的線路密度沒有對手，代價是整塊都不能有瑕疵——只要有一個缺陷，整塊就報廢。封裝越做越大，這件事就越來越難。
先講「光罩」是什麼
晶圓廠的曝光機一次只能照出一塊固定大小的圖案，這塊面積就叫一個光罩尺寸（reticle size），業界標準是 26 × 33 mm，也就是 858 mm²。
晶片要比這更大怎麼辦？用光罩拼接（reticle stitching）——照完一塊挪一格再照一塊，把圖案接起來。台積電的 CoWoS-S 就是這樣把中介層推到約 3.3 個光罩、≈ 2,700 mm²。
所以之後看到「幾個光罩」，換算方式就是：光罩倍數 × 858 mm²。
為什麼不能無限大
中介層本身要進晶圓廠、走微影製程。面積一大，三件事同時惡化：
① 良率——晶圓上的缺陷是隨機散布的。同一片晶圓，切成小塊時壞一顆只損失一顆；做成一整塊超大中介層，任何一個缺陷都可能報銷整塊。
② 曝光與製程限制——尺寸受限於微影機台與晶圓處理能力。
③ 機械應力——大而硬的矽板，熱脹冷縮時應力無處可去。
原文的說法是：當封裝要塞進更多運算晶粒與 HBM 堆疊時，「做出一整塊無缺陷的矽中介層，變得越來越困難」。
光罩本人
這就是一片真的光罩——一塊鍍了鉻的石英玻璃板，上面刻著要投影到晶圓上的圖案。曝光機讓光穿過它，把中央那塊圖案區縮小投影到晶圓表面，一次一格、一格一格照過去。
你在照片中央看到的方格陣列，就是一次曝光的內容。這裡有個容易搞混的地方：玻璃板上的圖案是放大版的，現代曝光機通常以 4 倍縮小投影，所以板子上的圖案區比實際照到晶圓上的面積大 4 倍。真正決定上限的是投影「之後」的面積——業界標準約 26 × 33 mm。
左側邊緣還有一行直排小字：MADE IN TAIWAN。
照片：Peellden，CC BY-SA 3.0，來源 Wikimedia Commons（原圖未經修改）
名詞釐清：photomask 是「光罩」，那 reticle 呢？
這兩個字在台灣業界口語上幾乎混用，都講「光罩」，但嚴格說它們指的不是同一件事：
光罩（Photomask／Mask）是統稱。最原始的用法特指圖案能一次覆蓋整片晶圓的那種——光罩直接貼著或靠近晶圓曝光，圖案是 1:1 的。
倍縮光罩（Reticle）則是只覆蓋晶圓的一小塊、而且圖案被放大 4～10 倍（現代曝光機一般是 4 倍）的那種。曝光時透過投影鏡頭縮小打到晶圓上，照完一格、步進一格、再照下一格——所以這類機台叫步進機（stepper）。
先進製程用的全部是倍縮光罩。所以本文講的「一個光罩尺寸 26 × 33 mm」，精確講是倍縮光罩投影到晶圓上之後的曝光場面積，不是那片玻璃板本身的大小。台積電說 CoWoS-S 的「3.3 個光罩」，量的也是這個投影後的面積。
記法：光罩是類別，倍縮光罩是先進製程實際在用的那一種。中文兩者都叫「光罩」不算錯，但知道差在哪，看英文資料時才不會卡住。
兩個方塊是等比例畫的——右邊的面積正好是左邊的 3.3 倍，虛線就是拼接的接縫。算式：3.3 × 858 mm² ≈ 2,831 mm²；台積電官方寫「約 3.3 個光罩尺寸，或約 2,700 mm²」，實際可用面積因拼接與邊緣條件略小於理論值。
拿一顆真的產品對一下尺度：前面那顆 Tesla P100（2016 年）的中介層量起來是 40.2 × 29.0 mm ≈ 1,166 mm²，也就是約 1.4 個光罩——連建議線的一半都不到。十年之間，這個數字從 1.4 一路被推到 2027 年規劃的 9.5，中間那條路就是下面第 07 節的路線圖。
柔性的紅利：RDL 順便解掉的另一個問題
CoWoS-R 原本是為了「做更大」而生的，但它還附帶一個工程上的好處。只是這個好處有另一面——而那一面，剛好可以用一顆真實產品的封裝選擇來看。
封裝裡的每種材料受熱膨脹的幅度都不一樣（工程上叫 CTE 錯配，Coefficient of Thermal Expansion mismatch）。矽膨脹得少、有機載板膨脹得多，晶片每次開機發熱、關機冷卻，這個落差就要有人吸收。剛性的矽中介層自己不變形，落差就全部集中到 C4 銲點上；RDL 是塑膠與銅疊出來的，本身可以微幅變形，等於在中間放了一層緩衝。台積電的研究說法是：多層 RDL 可以當作應力緩衝，在大型異質封裝中提供良好的接點可靠度。
一個真實案例：AMD MI300 的封裝換過路
AMD（$AMD）的 MI300 原始設計是走 CoWoS-R——也就是用有機的 RDL 中介層。最後出貨的版本改成了 CoWoS-S，而且是一片 3.5 個光罩的矽中介層，面積接近 NVIDIA H100 的兩倍。這兩件事都是 SemiAnalysis 明確寫出來的。
至於為什麼換——沒有官方說法。SemiAnalysis 的原文用的是「perhaps」：推測是這麼大尺寸的有機中介層會有翹曲（warpage）與熱穩定性的疑慮。這是該文作者的推論，AMD 與台積電都沒有公開證實過換路的原因。這裡照實寫，是因為推測和事實不該混在一起講。
不過即使只看「原本要用 -R、最後用 -S」這個已確認的事實，這一節的兩面也已經講完了：RDL 的柔性在理論上有利於接點可靠度，但柔性同時也代表整體結構的剛性下降——大面積、重量級的封裝壓上去，變形量控制反而更難。「有彈性」不等於「一定比較穩」，要看整包結構怎麼配。
後續的 MI350／MI355X 也繼續留在 CoWoS-S，封裝腳位（footprint）與 MI300 相同。
等一下——3.5 個光罩？不是說上限 3.3 嗎？
對，這裡有個看起來矛盾的地方，值得講清楚，因為它會改變你怎麼讀「上限」這兩個字。
台積電官方文件寫的是：CoWoS-S 可支援到約 3.3 個光罩尺寸（約 2,700 mm²）；超過這個尺寸，建議改用 CoWoS-R 或 CoWoS-L。
但 MI300 實際出貨的 CoWoS-S 中介層是 3.5 個光罩。所以 3.3 不是一道物理上跨不過去的牆，而是台積電對這個平台公開的規格與建議線——線內是成熟、良率可預期的區間；跨過去做得出來，但難度、成本與良率風險都要自己扛。MI300 就是一個跨過去做出來的例子（SemiAnalysis 稱它「破紀錄」，正說明這不是常態）。
這也解釋了為什麼台積電後來要推 CoWoS-L：與其讓客戶硬做超大矽中介層，不如給一條專門為大尺寸設計的路。看到「上限」時，先問一句：這是物理極限，還是廠商的建議線？兩者的投資意涵完全不同。
取捨對照
把 -S、-R 放在一起，順便補上第三個版本 -L，因為現在最大的 AI 晶片都走它。
| 項目 | CoWoS-S | CoWoS-R | CoWoS-L |
|---|---|---|---|
| 中介層是什麼 | 整塊矽 | 高分子介電層＋銅線（RDL） | RDL 裡嵌入小塊矽橋（LSI） |
| 字母代表 | Silicon 矽 | RDL 重佈線層 | LSI 局部矽互連 |
| 互連密度 | 最高 | 較低（最小線距 4 µm） | 需要密的地方才給矽橋 |
| 垂直穿孔 | 有 TSV | 無 | 無（走 RDL 與矽橋） |
| 內建電容 | 可（深溝槽電容 iCAP） | 不具備同等能力 | 視設計 |
| 機械特性 | 剛性高、不易變形 | 有彈性，可吸收熱應力 | 介於兩者之間 |
| 尺寸擴充 | 建議線 ≈ 3.3 光罩 ≈ 2,700 mm² 實測有 3.5 光罩出貨案例 | 可超過 3.3 光罩 | 可超過 3.3 光罩（首代 3.5 光罩） |
| 量產時間 | 2012 | 2023 | 2024（3.5 光罩世代） |
| 適合誰 | 要最高晶片↔記憶體通訊密度 | 要超大封裝、很多小晶片或記憶體堆疊 | 要超大封裝、但關鍵路徑仍要高密度 |
台積電自己的建議很直接：當需要的中介層超過約 3.3 個光罩尺寸時，改用 CoWoS-R 或 CoWoS-L。所以 -S 並沒有被淘汰，它只是被畫了一條尺寸線——線內用 -S，線外往 -R／-L 走。
原文對 -R 的評語值得留意：它的銅線佈線仍能提供良好的訊號與電源完整性，同時避開「必須做出一整塊超大矽中介層」這件事。密度雖然讓步，但不是便宜行事；而且大面積製造相對單純，這件事本身就是優勢。
誰在用哪一種
規格表看久了會麻痺，直接對到你認得的晶片上。
| 晶片 | 公司 | 封裝 | 依據 |
|---|---|---|---|
| H100 / H200 | NVIDIA（$NVDA） | CoWoS-S | 撐起 2023–2024 整波 AI 需求的封裝。MI300 的矽中介層被形容為「接近 H100 的兩倍大」，即以 H100 的矽中介層為比較基準。 |
| B100 / B200 / GB200 | NVIDIA（$NVDA） | CoWoS-L | TechInsights 對 HGX B200 平台的拆解（2025/04）指出，GB100 是台積電 CoWoS-L 矽橋封裝的首度實裝；兩顆 4nm GPU 晶粒併封，面積接近 Hopper 的兩倍。 |
| MI300X | AMD（$AMD） | CoWoS-S | SemiAnalysis 與 TechInsights 皆指為 CoWoS-S，中介層 3.5 個光罩；封裝 76.8 × 72.0 × 4.9 mm，並在 CoWoS 之上再用 SoIC 混合鍵合疊一層。原始設計是 CoWoS-R。 |
| MI350 / MI355X | AMD（$AMD） | CoWoS-S | SemiAnalysis：AMD 在 AID 與 HBM 接合上「沿用已驗證的 CoWoS-S」，封裝腳位與 MI300 相同。 |
看得出一件事：當代最大的那顆 AI 晶片，走的是 -L 不是 -R。CoWoS-R 解決了「矽做不了那麼大」的問題，但 NVIDIA 需要的是「又大、關鍵路徑又要極密」——所以台積電給了第三個答案：把小塊矽橋埋進 RDL 裡，只在需要高密度的地方用矽。這也是為什麼理解 -S 與 -R 的取捨很重要：-L 就是這兩者的縫合。
另一件值得注意的事：這張表上沒有任何一顆走 CoWoS-R。CoWoS-R 自 2023 年量產至今，公開可查、明確指名採用它的旗艦 AI 加速器並不多——連原本要用它的 MI300 最後都換成了 -S。這不代表 -R 沒有用武之地，但在「最大最貴的那一顆」這個戰場上，勝出的是 -L。
本表只收錄有具名來源可查的機種。其他曾在媒體上以「傳出／規劃中」形式出現的變體（例如成本下修版本退回 -S 的說法）未列入——那類報導多為供應鏈風聲，未經拆解驗證。
路線圖：這條線還要往上推多久
封裝尺寸現在是 AI 晶片的硬天花板之一。台積電已經把未來幾年的階梯畫出來了。
3.3× 是 CoWoS-S 的上限，之後每一階都由 CoWoS-L 接手。2027 年的 9.5 光罩世代，光是載板就要 120 × 150 mm——比一張名片還大一圈。再往上，台積電已經在推下一個平台 CoPoS（Chip on Panel on Substrate），把載體從晶圓換成方形面板，目標 2027 年中試產。
投資視角：這條路上誰在賣鏟子
中介層做得越大、層數越多，每一片要洗、要烤、要曝、要檢的次數就越多——設備需求不是跟著晶片數量走，是跟著製程步驟數走。
大尺寸不再是實驗品
依台積電技術發表報導
2026 年底 CoWoS 產能
市場估計，非台積電財測
2027 年 CoWoS 產能
市場估計，非台積電財測
線寬／線距各約 2 µm
台廠先進封裝設備鏈
台積電擴 CoWoS 產能、並把部分製程委外，設備端同步受惠。以下為公開報導中被點名的名單與代號：
| 公司 | 代號 | 環節 | 在做什麼 |
|---|---|---|---|
| 台積電 | 2330 | 平台 | CoWoS 平台本身（-S／-R／-L）。擴產主力放在 CoWoS-L；CoWoS-S 以挪移設備的方式去瓶頸。 |
| 弘塑 | 3131 | 濕製程 | 晶圓清洗、光阻顯影等濕製程設備，CoWoS 早期階段的主力供應商之一。 |
| 辛耘 | 3583 | 濕製程・接合 | 中段濕製程，加上暫時接合／解接合（bonding／debonding）設備——薄化中介層時要先黏到載板上、做完再拆下來。供應台積南科與亞利桑那的 CoWoS 產能。 |
| 萬潤 | 6187 | 後段封裝 | 點膠、封膠、熱壓合機台；部分關鍵設備為台積獨家供應。點膠對應的正是前面講的底填與應力管理。 |
| 志聖 | 2467 | 熱製程 | 台灣熱製程設備龍頭，CoWoS 需要的壓合、貼膜、撕膜、烘烤都在它的守備範圍。領軍 G2C+ 聯盟。 |
| 均豪 | 5443 | 研磨・檢測 | 晶圓研磨拋光、表面檢測、自動搬運與晶圓再生。中介層要薄化到 100 µm 等級，研磨就是關鍵一步。 |
| 均華 | 6640 | 聯盟・Bonder | G2C+ 聯盟成員（與志聖、均豪、東捷交叉持股、技術分工），涵蓋壓合、貼膜、檢測、研磨拋光與 Bonder 設備。 |
| 致茂 | 2360 | 測試量測 | 精密檢測儀器與自動化量測。兩大主軸是電力電子測試與半導體及光子學測試，含高功耗晶片的系統級測試（SLT）與先進封裝晶圓量測系統。 |
| 由田 | 3455 | 光學檢測 | 自動光學檢測（AOI）設備廠，以機器視覺做高精度檢測，應用涵蓋 PCB／載板、半導體與先進封裝、面板。 |
| 牧德 | 3563 | 光學檢測 | 光學檢測設備，專長在 PCB 鑽孔與成型量測、線路檢查，以及 HDI 與 IC 載板檢查。 |
分工只列到公開報導支持的程度。濕製程由弘塑、辛耘為主是報導明確點名的；G2C+ 聯盟的分工來自志聖相關報導。迅得（6438）也出現在部分設備鏈名單上，但本文查不到它在先進封裝的具體機台分工，所以不列進表內。各家的營收結構請以公司財報與法說會為準，本文不引用二手來源的占比數字。
讀這張表的方式：中介層越大、層數越多，洗、烤、貼、磨、檢的次數就越多——設備需求跟著製程步驟數走，不是跟著晶片顆數走。這也是為什麼「光罩倍數往上跳一階」對這排公司是實質訂單，而不只是新聞標題。
怎麼把這篇變成一個可以追蹤的問題
① -S 與 -L 的產能配比。報導指出台積電積極擴充的是 CoWoS-L，CoWoS-S 則以挪移設備的方式去瓶頸。同樣叫「CoWoS 產能」，兩邊的資本支出強度與設備需求並不一樣。
② 光罩倍數每往上一階，是誰的訂單。尺寸越大，載板、檢測、搬運的難度都是非線性上升——這一階一階的路線圖，本身就是設備鏈的時間表。
③ CoPoS 的 2027 年中試產。載體從圓形晶圓換成方形面板，等於換一整套設備思路。這是下一個岔路口。
名詞小抄
這篇的關鍵詞，一句話版。
- CoWoS Chip on Wafer on Substrate
- 台積電的 2.5D 先進封裝平台。晶片先接到中介層（Wafer）上，中介層再接到載板（Substrate）上，讓運算晶粒與 HBM 靠得夠近。
- 中介層 Interposer
- 晶片與載板之間的「轉接板」。上面用極細線路承接晶片，下面用較粗的銲球接載板。CoWoS-S 與 -R 的差別就在這一層的材料。
- 重佈線層 RDL，Redistribution Layer
- 在晶片或中介層表面做出的精細金屬佈線層，把接點的位置重新「佈」到比較好連接的地方。CoWoS-R 的 R 就是它。
- 矽穿孔 TSV，Through-Silicon Via
- 在矽上鑽出上下貫通、填入導電金屬的孔，讓訊號與電源垂直穿過矽中介層接到下方載板。RDL 中介層沒有這個結構。
- 載板 Substrate
- 封裝最下面那塊板子，把封裝內部的線路再往外接到主機板。常見材質為有機材料，所以叫有機載板。
- 光罩 Photomask／Mask
- 鍍了鉻的石英玻璃板，上面刻著要轉印到晶圓上的圖案，是微影製程的「模具」。統稱；嚴格用法特指圖案能一次覆蓋整片晶圓的那種。
- 倍縮光罩 Reticle
- 只覆蓋晶圓一小塊、圖案放大 4～10 倍（現代機台多為 4 倍）的光罩，透過投影鏡頭縮小打到晶圓上，照一格步進一格。先進製程用的都是這種。中文口語常直接叫「光罩」。
- 光罩尺寸 Reticle size
- 倍縮光罩投影到晶圓之後的單次曝光場面積，業界標準約 26 × 33 mm ＝ 858 mm²。不是玻璃板本身的大小。晶片或中介層要更大，就得用光罩拼接把多次曝光接起來。
- 步進機 Stepper
- 投影式曝光機。光罩不接觸晶圓，圖案經鏡頭縮小投影，曝完一格移動一格再曝下一格——「step and repeat」，名字由此而來。
- 逐層剝除 Delayering
- 用化學或機械方式把晶片／中介層一層一層剝掉，露出想觀察的那層再拍照，是晶片逆向分析的標準手法。剝除過程本身會留下不均勻痕跡，判讀時要跟真正的結構分開看。
- C4 銲球 C4，Controlled Collapse Chip Connection
- 中介層與載板之間的銲接凸塊，比晶片端的微凸塊大一級。熱脹冷縮的應力最後常常集中在這裡。
- 微凸塊 µbump，micro bump
- 晶片與中介層之間的極小銲接凸塊，尺寸與間距都比 C4 小得多，是高密度互連的關鍵。
- BGA 錫球 BGA，Ball Grid Array，球柵陣列
- 封裝最外層、排成方陣的一顆顆錫球，負責把整個封裝焊到主機板（PCB，Printed Circuit Board 印刷電路板）上。是這條連接鏈裡尺寸最大的一級：µbump → C4 → BGA。
- 深溝槽電容 DTC，Deep Trench Capacitor
- 在矽裡蝕刻出很深的溝槽做成的電容，同樣面積能塞進更大電容值，用來穩定晶片的供電。台積電在 CoWoS 上的版本叫 iCAP。
- iCAP integrated Capacitor
- 台積電 2019 年發表、整合在 CoWoS 中介層裡的深溝槽電容，標準單元 40 × 40 µm，電容密度可達 340 nF/mm²。
- CTE 錯配 CTE mismatch，熱膨脹係數錯配
- 不同材料受熱膨脹的幅度不同。矽膨脹得少、有機載板膨脹得多，冷熱循環時就會互相拉扯，是封裝可靠度的主要敵人之一。
- 翹曲 Warpage
- 封裝因為 CTE 錯配或製程應力而彎曲變形。封裝面積越大，翹曲越難控制，會直接影響銲接良率與可靠度。
- 局部矽互連 LSI，Local Silicon Interconnect
- 埋在 RDL 中介層裡的小塊矽橋，只在需要高密度連線的位置提供矽等級的細線路。CoWoS-L 的 L 就是它。
- 小晶片 Chiplet
- 把原本一整顆大晶片拆成數顆功能區塊分別製造，再用先進封裝接起來。良率較好、組合彈性高，是封裝越做越大的根本原因。
- HBM High Bandwidth Memory，高頻寬記憶體
- 把多顆記憶體晶粒垂直堆疊、以極寬的匯流排連到運算晶片的記憶體。每一疊都要佔中介層面積，是封裝尺寸壓力的主要來源之一。後面的數字是世代：HBM3E → HBM4 → HBM5 → HBM5E，一代比一代高、比一代快，也一代比一代更吃封裝面積。
- CoPoS Chip on Panel on Substrate
- 台積電的下一代封裝平台，把載體從圓形晶圓換成方形面板，能更有效利用面積、做出更大的封裝，目標 2027 年中試產。
同系列篇章：這篇講的是中介層之爭，那篇講的是再往下一層——載板本身要不要從有機換成玻璃。
同系列篇章：封裝尺寸是硬天花板之一，那篇講的是撞到天花板之後，戰場怎麼往機櫃層級移動。
- 原文：SemiWiki〈The Difference Between TSMC CoWoS-S and CoWoS-R〉，Daniel Nenni，2026/07/31
- TSMC 3DFabric 官方 CoWoS 頁面：3.3 光罩／2,700 mm² 上限、RDL 最小 4 µm 線距、量產年份
- WikiChip Fuse · WikiChip：Deep Trench Capacitor：iCAP 40 × 40 µm、340 nF/mm²
- Tom's Hardware · TrendForce：光罩倍數路線圖與 2027／2028／2029 規劃
- 產品對照表依據：TechInsights：NVIDIA Blackwell HGX B200 平台拆解（2025/04，GB100 為 CoWoS-L 首度實裝） · TechInsights：AMD MI300X 樓面分析（封裝尺寸與 SoIC 疊層） · SemiAnalysis：AMD MI300（原始設計為 CoWoS-R、3.5 光罩矽中介層；換路原因為該文推測，非官方說法） · SemiAnalysis：AMD MI350X（沿用 CoWoS-S、腳位同 MI300） · Tom's Hardware：Blackwell 轉用 CoWoS-L
- 經濟日報 · 鉅亨網 · 鉅亨網（CoWoS 三傑） · 經濟日報（G2C+ 聯盟）：台廠先進封裝設備鏈名單、代號與分工
- 影像來源：P100 封裝近紅外線照 · P100 中介層 5× 顯微照（皆為 Fritzchens Fritz，CC0；中介層尺寸 40.2 × 29.0 mm 與各層厚度出自該檔案說明） · 光罩照片（Peellden，CC BY-SA 3.0，未修改）
- 維基百科：光罩：光罩／倍縮光罩（reticle）的定義與 4～10 倍縮小投影