閱讀筆記 / READING NOTE 這是我讀完後做的「圖文好讀版」整理，非原創內容。主來源：TrendForce《Glass Substrates Are Breaking Through the AI Chip Packaging Bottleneck》(2026/5)，並補上 Intel 官方與台廠媒體的公開資訊。 ← Learn
半導體封裝 · A Non-Engineer's Guide

玻璃基板，
正在撐起更大的 AI 晶片

AI 晶片越做越大，承載它的「地基」——封裝載板——卻快撐不住了。傳統有機載板一加熱就翹曲，良率往下掉。玻璃因為更平、熱脹冷縮更接近矽，被押注為下一代地基。Intel 在 2026 年初展示玻璃基板技術，並做出第一個「無裂痕」樣品——量產的時間表突然變得具體。

主來源：TrendForce Insights · 2026.05
一顆大型處理器晶片放在透明玻璃基板上，旁邊是被取代的舊有機電路板

一句話

晶片大到一個程度，有機載板的「翹曲」就壓不住、良率守不住。玻璃的熱膨脹可以調到接近矽、表面又平，於是台積電、三星、Intel、Rapidus、SK Absolics 全在押它。最大的卡關不是材料本身，而是玻璃很脆、容易裂（SeWaRe）——誰先解決裂痕，誰就先量產。投資角度，真正受惠的是設備與材料端（歐美日廠商）。

01

為什麼現在要換掉有機載板

封裝載板是晶片的「地基」：晶片坐在上面，訊號與電源透過它進出。問題出在組裝時的高溫——載板會翹曲（warpage）。原因是材料之間的「熱脹冷縮速度」不一樣，受熱時互相拉扯而彎曲。下面這張剖面圖說明機制：

翹曲怎麼來的：熱膨脹不一致，介面被拉彎

受熱時，膨脹快的材料把膨脹慢的材料往外拉。有機載板膨脹遠大於矽晶片，整片就被拉彎。

高溫 高溫 有機載板 矽晶片 · CTE 2.6 ⚡ ⚡ CTE ~7：膨脹較多 → 整片被拉彎 邊角應力集中、晶片黏不平 → 良率下降 玻璃基板 矽晶片 · CTE 2.6 CTE 可調至接近矽 ✓ 同步膨脹、維持平整 → 良率穩定

有機載板碰到天花板

有機載板（樹脂＋玻纖疊出來的板子，也就是常聽到的 ABF 載板）便宜、成熟，但熱脹冷縮幅度跟矽差很多。晶片是矽、載板是有機，受熱膨脹速度不一致，介面就被拉扯——封裝一大，應力撐不住。

玻璃好在哪

玻璃的熱膨脹係數（CTE，Coefficient of Thermal Expansion）可以調到接近矽，受熱時「步調一致」，不互相拉扯；表面又極平極滑，能畫出更細的線路。兩條路線：把載板核心換成玻璃（玻璃基板），或把矽中介層換成玻璃（玻璃中介層）。

新聞鉤子：Intel（$INTC）的兩個關鍵時間點

  • 2023/9 Innovation Day：宣布把玻璃基板用於先進封裝，目標本世紀下半（2030 年前）導入；終極目標是單一封裝塞進 1 兆顆電晶體、延續摩爾定律。
  • 2026 年初 Intel Foundry 活動：現場展示玻璃基板技術（禁止拍照）。Intel 表示會率先用於資料中心，搭載多晶粒（multi-die）的超大 24×24 cm 系統封裝（SiP，System-in-Package）。
  • TrendForce 報導：2026/1 NEPCON Japan 展出第一個結合 EMIB 與玻璃核心的樣品，並達成 No SeWaRe（無微裂痕）。這代表玻璃最棘手的「會裂」第一次被做出可看的成果。樣品規格：
78×77 mm
No SeWaRe 樣品（約 1,716 mm²，支援 2× 光罩）
22 層
10-2-10 堆疊（10 RDL＋2 玻璃核心＋10 RDL）
800 µm
總厚度・凸塊間距 45 µm
24×24 cm
Intel 目標應用尺寸（資料中心多 die SiP）
02

晶片越大，封裝越難

為什麼非換不可？因為晶片正在快速「變大」。光刻機（ASML（荷蘭・$ASML）的 EUV 機台）一次能照的最大面積有上限（光罩 reticle，約 26×33 mm ≈ 830 mm²），但靠「光罩拼接（mask stitching）」把多塊拼起來，封裝面積一路衝破上限好幾倍。

封裝面積：已經是光罩上限的好幾倍

以單一光罩（1×）為基準，最新 AI 晶片的封裝面積倍數——NVIDIA（$NVDA）、Google（$GOOGL）的產品。越大，越需要平整、不翹的地基。

光罩上限 1× Blackwell 3.3× Rubin 4× Rubin Ultra 9× TPU v9x 9.5×

實際面積（mm²）：Blackwell ~2,739、Rubin ~3,320、Rubin Ultra ~7,470。倍數＝相對單一光罩 830 mm² 的比例。

封裝平台的路線圖：倍數還要往上爬

台積電（2330）CoWoS 的光罩倍數規劃（Intel 則目標 2028 年用 EMIB 做到 12×）。

5.5× 現在量產中 9.5× 2027 14× 2028 14× 以上 2029

問題一：方晶片放圓晶圓，浪費太多

晶圓是圓的，晶片是方的——大晶片排上去，邊角一堆放不滿。改用方形面板封裝（PLP，Panel-Level Packaging），利用率明顯較高。

~60%
圓晶圓・小晶片
~50%
圓晶圓・大晶片
~75%
方形面板

問題二：越大越翹

高溫回焊（reflow，重新熔化焊料接合）時，有機載板與矽晶片的膨脹差被放大，整片翹曲，封裝越大越難壓平，整合良率往下掉。玻璃因為平、又能把 CTE 調到接近矽，正好解這兩題。

03

玻璃為什麼贏過有機載板

把行話拿掉，玻璃的優勢就三件事：熱脹冷縮跟矽更搭、高速訊號損耗更低、表面更平能畫更細的線。逐項對比——

有機核心載板 vs 玻璃核心載板

項目有機核心載板玻璃核心載板白話
熱膨脹係數 CTE~7 ppm/°C3~9 ppm/°C（可調至接近矽 2.6）玻璃跟矽「同步熱脹」，不互相拉扯
介電常數 Dk @10GHz3.7~4.72.5~6越低，高速訊號越乾淨
介電損耗 Df @10GHz0.007~0.0250.0005~0.005玻璃低約一個數量級，訊號耗損更少
通孔密度1×10×同面積能塞 10 倍的垂直連線

玻璃表面極平滑，線寬／線距（L/S，Line/Space）可做到 <2 µm——線越細，能走的訊號越多。

玻璃核心載板長什麼樣：10-2-10 剖面

這就是 Intel No SeWaRe 樣品的結構——中間是玻璃核心，上下各 10 層重佈線（RDL），垂直方向靠「玻璃通孔（TGV）」導通。共 22 層、總厚 800 µm。

凸塊 bump（間距 45 µm） 上層重佈線 RDL ×10 Redistribution Layer 玻璃核心 ×2 層 玻璃通孔 TGV（X 形，分散應力） 下層重佈線 RDL ×10 Redistribution Layer 共 22 層 總厚 800 µm

路線 A：玻璃基板（玻璃核心載板）

把載板最中間的「核心」換成玻璃。更進一步，還能把主動／被動元件直接埋進載板，省掉中介層，封裝更小、更薄、更省電（SK Absolics 的方向）。

路線 B：玻璃中介層

把晶片與載板之間的矽中介層（interposer）換成玻璃。厚度約 400 µm（約載板一半），對 CTE 的要求更嚴（台積電、三星、Rapidus 的方向）。

04

誰在做、什麼時候量產

五家主要玩家全部押注，但路線與時程不同。最早的量產窗口落在 2026 年（SK Absolics），2027–2029 陸續跟上。（時程依 TrendForce 2026/5 報導；台股以代號、美股以 $代號、其他以國別標示。）

公司路線代表尺寸量產時程備註
SK Absolics
韓國・SKC 011790 旗下		玻璃基板（埋元件）510×515 mm2026與 Applied Materials（$AMAT）合資、2022 年投入約 3,000 億韓元；喬治亞州 Covington 設廠；埋入主動/被動元件、省去中介層
Intel
$INTC		玻璃核心＋EMIB78×77 mm（樣品）2026–20302023/9 公布；2026/1 展出 No SeWaRe 樣品（22 層、800 µm）；目標資料中心 24×24 cm SiP
Samsung
韓國・005930		玻璃中介層 → 核心—2027CES 2024 發表；2025 透過 SEMCO（三星電機，韓國・009150）建第一條迷你線
台積電 TSMC
2330		玻璃中介層310×310 mm（CoPoS）2028–20292025 亮相；VisEra（采鈺，台積電子公司）迷你線 2026、試產 2027；玻璃約 400 µm、CTE 要求更嚴
Rapidus
日本・未上市		玻璃中介層600×600 mm2028SEMICON Japan 2025 展出迄今最大樣品
05

量產的大關卡：SeWaRe（背割れ）

玻璃的死穴是脆。加工時——尤其鑽孔與切割——會產生微裂痕，日文叫「背割れ（SeWaRe）」，意思是「背面裂開」。玻璃一旦有裂痕，那裡就變成應力集中點，後段測試、封裝時就從那裡壞掉。

裂痕怎麼來的

切割造成的 SeWaRe 接近所謂 mode I 斷裂（張開型）：材料被「垂直拉力」拉開，從中間裂成上下兩半。對脆性的玻璃來說，這種裂一旦起頭就很難擋。

為什麼難擋：銅與玻璃打架

銅的熱膨脹（~17 ppm/°C）比玻璃大很多，若銅直接接觸玻璃，反覆熱脹冷縮就會把玻璃拉裂。所以製程要用高分子當緩衝、層層鋪設並控制應力。

銅與玻璃打架：為什麼會裂、怎麼擋

銅受熱膨脹遠大於玻璃。直接接觸時，反覆冷熱把介面拉開（mode I 張開型）而裂；中間鋪一層高分子當緩衝，就能吸收這個落差。

直接接觸 → 裂 玻璃（CTE 低） 銅 CTE ~17 介面被拉開（mode I）→ 玻璃裂 加高分子緩衝 → 不裂 玻璃 銅 高分子緩衝 ✓ 吸收膨脹落差 → 玻璃不被拉裂

玻璃通孔（TGV）為何做成 X 形

把孔做成雙錐（中間細、上下寬）的 X 形，受力時應力沿斜壁分散，比直筒孔更不容易裂。孔內先鋪高分子緩衝，再鍍銅——避免銅直接咬住玻璃。

玻璃 銅（CTE ~17，少用） 高分子緩衝層 雙錐 X 形 分散應力 放大示意：單一玻璃通孔的剖面

主流製程：四步，後三步依層數重複

在玻璃上「打洞、鋪緩衝、長金屬」，反覆堆疊出多層線路。

① 玻璃通孔 TGV 雷射改質＋濕蝕刻，孔呈 X 形 ② 高分子疊層 樹脂緩衝，隔開銅與玻璃 ③ 種子層濺鍍 先鍍一層金屬種子 ④ 電鍍 保形電鍍、少用銅 步驟 ②–④ 依需要的層數重複

控制應力的效果：邊緣塗層幾乎砍半

Shinko Electric（新光電氣，日本・6967）的研究：300 µm 樹脂層單獨用會產生高應力，加上「邊緣塗層（edge coating）」後大幅下降。應力越低越不易裂。單位 MPa。

300 µm 樹脂 ~95 MPa ＋ 邊緣塗層 ~49 MPa
06

供應鏈與投資標的：設備材料在誰手上

關鍵設備與材料，幾乎集中在歐、美、日廠商手上——這才是「玻璃基板放量」真正受惠的一端，也是判斷誰被卡脖子的地圖。下表附上市代號（台股代號／美股 $代號／其他國別＋當地代號）。

環節主要供應商（代號）
玻璃通孔（TGV）設備LPKF（LIDE 技術，德國・LPK）
低 CTE 玻璃材料SCHOTT（德國・未上市）、Corning（$GLW）、AGC（日本・5201）、NEG 日本電氣硝子（日本・5214）
蝕刻／電鍍設備Lam Research（$LRCX）
切割設備DISCO（SD、LEAF 雷射切割，日本・6146）
檢測／量測Onto Innovation（Firefly G3，$ONTO）、KLA（$KLAC）
暫時鍵合／解鍵合SUSS MicroTec（德國・SMHN）、EVG（奧地利・未上市）

玩家端（台積電 2330、Samsung 005930、Intel $INTC、SK Absolics、Rapidus）見第 4 段。設備材料端較分散，且多為單一技術龍頭——這通常是先進製程轉換期的特徵。

07

名詞小抄

文章裡的縮寫，一次講白話——保留原文縮寫與全名，方便對照。

載板 / 基板substrate
晶片的「地基」，承載晶片、讓電源訊號進出。封裝界習慣稱「載板」；玻璃的版本常稱「玻璃基板」、有機的稱「有機載板」。
中介層interposer
晶片與載板之間的一層「轉接板」，把密集的接點重新分配。傳統用矽，現在想換玻璃。
翹曲warpage
載板受熱彎掉。晶片黏不平、良率下降，封裝越大越嚴重。
熱膨脹係數CTE, Coefficient of Thermal Expansion
材料受熱膨脹的速度。兩材料 CTE 差太多，介面就被拉扯。玻璃可調到接近矽（2.6）。
光罩reticle
光刻機一次能曝光的最大圖樣（約 26×33 mm）。封裝面積常用「幾倍光罩」描述大小。
光罩拼接mask stitching
把多塊光罩圖樣拼起來，做出超過單一光罩上限的大晶片。
面板級封裝PLP, Panel-Level Packaging
用方形面板取代圓晶圓做封裝，方晶片排得更滿，面積利用率較高（~75%）。
介電常數 / 損耗Dk / Df, Dielectric constant / loss
衡量絕緣層對高速訊號的影響。兩者越低，訊號越快越乾淨。玻璃都偏低。
線寬／線距L/S, Line/Space
線路有多細、間隔多窄。越細能塞越多訊號；玻璃可做到 <2 µm。
重佈線層RDL, Redistribution Layer
在載板表面重新佈線、把接點拉到要的位置的金屬層。Intel 樣品上下各 10 層。
玻璃通孔TGV, Through-Glass Via
在玻璃上打出垂直導通孔（雷射改質＋濕蝕刻）。做成 X 形，較能分散應力。
嵌入式多晶片互連橋接EMIB, Embedded Multi-die Interconnect Bridge
Intel 的封裝技術：用埋進載板的小橋接連接多顆晶片，不必整片大中介層。
系統封裝SiP, System-in-Package
把多顆晶片（多 die）整合在同一個封裝裡。Intel 目標做到 24×24 cm 超大尺寸。
CoWoS / CoPoSChip-on-Wafer/Panel-on-Substrate
台積電的先進封裝平台。CoWoS 用晶圓，CoPoS 改用方形面板衝更大尺寸（310×310 mm）。
SeWaRe / 背割れ
加工時玻璃產生的微裂痕（日文「背面裂開」）。玻璃量產最大關卡；「No SeWaRe」＝無裂痕。
mode I 斷裂opening mode
材料被垂直拉力拉開、裂成上下兩半的「張開型」斷裂。切割造成的玻璃裂痕屬於這型。
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上市代號為方便對照識別之用。部分公司未上市（Rapidus、SCHOTT、EVG），Shinko 正進行私有化，SK Absolics 為 SKC（011790）旗下子公司；標的與時程以公司官方公告與最新財報為準。
圖文好讀版整理自 TrendForce Insights《Glass Substrates Are Breaking Through the AI Chip Packaging Bottleneck》(2026.05)，並補上 Intel 官方與台廠媒體公開資訊。
原文：insights.trendforce.com/p/glass-substrate-development　·　非原創內容，僅作個人閱讀筆記。