把封裝做大
還是把矽用在刀口上
同一個問題，兩個方向相反的答案。
AI 加速器已經不是「一顆晶片」，而是運算晶粒、I/O 晶粒、加上好幾疊 HBM（高頻寬記憶體，High Bandwidth Memory） 擠在同一個封裝裡。要把這些東西連起來，中間得有一層高密度的佈線。
台積電（2330）的 CoPoS 說：那就把這層佈線攤到一整片 310 × 310 mm 的方形面板上，愛做多大做多大。Intel（$INTC）的 EMIB 說：不用，高密度佈線只有晶粒交界那一小條需要，那就只在那裡埋一小塊矽。
一個把畫布放大，一個把矽省下來。這篇把兩張剖面圖攤開來對照。
重點速覽
三句話講完這篇在幹嘛。
差在哪
全域 vs 局部。CoPoS 是一張攤在面板上的大面積佈線，所有晶粒都坐在同一塊上面；EMIB 是埋在有機載板裡的一小塊矽橋，只接相鄰晶粒的交界。前者放大畫布，後者只在需要的地方放矽。
為什麼要換成方的
圓晶圓切方形東西，邊緣一定有邊角料，而且越大越浪費。以 5.5 個光罩的中介層估算，一片 12 吋晶圓只排得下 8 顆、面積利用率約 54%；同樣的東西放到 310 × 310 mm 面板上是 15 顆、約 74%。小尺寸時兩者其實差不多，差距是過了約 3.5 個光罩才拉開的。
成熟度差很多
EMIB 2017 年就量產，是驗證過的製程；CoPoS 台積電確認在開發中，但公開規格有限，供應鏈報導的量產時點落在 2028 下半年。近期要出貨，EMIB 風險低；要做超大系統，CoPoS 才有空間。
同一個問題，兩個相反的答案
原文最精準的一句話是：兩者「處理同一個策略問題，但攻擊的是不同的物理限制」。先把這句話拆開。
共同的問題：把越來越大、越來越異質的小晶片（Chiplet）系統整合在一起。運算晶粒要跟 HBM 講話，講話的頻寬要夠大、距離要夠短、每瓦效率要夠好。一般載板的佈線密度做不到，所以中間必須插一層更細的東西。
分歧點：那一層「更細的東西」，要鋪滿整個封裝，還是只鋪在需要的地方？
台積電 CoPoS
把「鋪佈線」和「貼晶片」這兩道工，從圓形的矽晶圓搬到一大片方形面板上做。
它要解決的是「載體不夠大，而且圓的很浪費」。換成方形面板之後，封裝能做的尺寸就不再被晶圓的形狀綁住。
台積電已確認在開發中，但線路要多細、用什麼材料、良率與可靠度如何、什麼時候量產——這些公開的程度都還遠不如既有的 CoWoS。
Intel EMIB
在載板裡面埋一小塊矽做的「橋」，用很細的微凸塊，把相鄰兩顆晶粒的邊緣接起來。
它要解決的是「整塊矽中介層太貴，而且大部分都浪費掉了」。矽只放在真正需要高速對接的地方，其他訊號和電源就走一般載板。
Intel 表示這技術從 2017 年就在量產，是這兩條路裡唯一有長期量產履歷的。
兩張卡片的最後一行才是真正的分水嶺：一個是還在開發、規格未公開，一個是已經量產九年。後面所有的取捨都繞著這件事轉。
先回到光罩那道線
要理解為什麼有人想換成面板，得先知道現在的天花板卡在哪。這一段是上一篇 CoWoS 的直接延伸。
做晶片的曝光機一次只能照一塊固定大小的區域，這塊區域叫光罩場（Reticle Field），最先進的機台大約是 26 × 33 mm = 858 mm²。比這更大的東西，就得把好幾次曝光「接圖（Stitching）」拼起來。
所以業界講封裝大小時，習慣用「幾個光罩」當單位。這個數字這幾年一路往上爬——而每爬一級，圓晶圓就更吃不消一次。
面積換算為本文計算（光罩倍數 × 858 mm²）。3.3 / 3.5 兩列承接上一篇 CoWoS-S vs CoWoS-R：3.3 是台積電公布的建議線，不是物理硬牆——AMD MI300 就以 3.5 個光罩出貨。5.5 與 9.5 的產品對應與「4–7 顆」的數字來自供應鏈報導（TrendForce 引述工商時報），非台積電財測。
圓形晶圓的邊角料
這是 CoPoS 存在的理由，而且是一個純幾何問題：方形的東西排在圓形的載體上，邊緣一定有浪費——而且東西越大，浪費越兇。
一片真實的 300 mm 晶圓。注意兩件事：中間是整齊的方形晶粒陣列，而圓形邊緣那一圈是被切掉的不完整晶粒——那就是邊角料。這片是矽光子晶圓（不是中介層晶圓），放在這裡是為了呈現「方形排在圓形上」這個幾何事實。
圖片來源：Wikimedia Commons，作者 Ehsanshahoseini，授權 CC BY-SA 4.0，未經修改。
本文估算：以 52 × 91 mm（≈ 5.5 個光罩）的矩形中介層、晶圓邊緣排除 3 mm、四角需完全落在可用半徑內為條件，程式窮舉最佳排布得到的結果。實際中介層為多次光罩接圖而成的矩形，長寬比會依產品而異，此處為模型假設。
這是純幾何的理想上限：只算「排得下幾顆」，不含製程排除區、切割道與良率。供應鏈報導 NVIDIA Rubin（5.5 個光罩）實際「一片晶圓 4–7 顆」，低於模型的 8 顆——差距就是這些現實因素，方向合理。
| 中介層尺寸 | 300 mm 圓晶圓 | 310 × 310 面板 | 510 × 515 面板 | 600 × 600 面板 |
|---|---|---|---|---|
| 2.0 個光罩 52 × 33 mm | 29 顆（70%） | 45 顆（80%） | 135 顆（88%） | 198 顆（94%） |
| 3.3 個光罩 52 × 54 mm | 16 顆（64%） | 25 顆（73%） | 81 顆（87%） | 121 顆（94%） |
| 3.5 個光罩 52 × 58 mm | 16 顆（68%） | 25 顆（78%） | 72 顆（83%） | 110 顆（92%） |
| 5.5 個光罩 52 × 91 mm | 8 顆（54%） | 15 顆（74%） | 45 顆（81%） | 66 顆（87%） |
| 9.5 個光罩 78 × 105 mm | 4 顆（46%） | 6 顆（51%） | 24 顆（75%） | 35 顆（80%） |
| 14 個光罩 104 × 116 mm | 2 顆（34%） | 4 顆（50%） | 16 顆（73%） | 25 顆（84%） |
全表為本文以同一模型估算（括號內為面積利用率）。這張表要看的是「圓 vs 方」的差距怎麼隨尺寸擴大：
· 2.0–3.5 個光罩：晶圓 64–70%、310 面板 73–80%，差距只有 9 個百分點左右——小尺寸時，換不換面板其實差不多。
· 5.5 個光罩：54% vs 74%，差距拉開到 20 個百分點。
· 9.5 個光罩：晶圓 46%、310 面板 51%（也不行了）、510 × 515 面板 75%。
這條「小尺寸差不多、過了約 3.5 個光罩之後差距才顯著拉開」的曲線，與 SemiEngineering 對面板級封裝的公開分析所描述的轉折點一致——那是本文模型之外的獨立來源。
紅字兩列還藏了第二件事：310 × 310 面板在 5.5 個光罩時很划算（74%），到 9.5 個光罩卻掉到 51%。所以面板路線圖不會停在 310——面板尺寸不是越大越潮，而是被封裝尺寸推著走的。
那要怎麼曝光一整片面板？
這是我讀這篇時最先卡住的問題：如果曝光機一次只能照 26 × 33 mm，那 310 mm 見方的面板到底怎麼做出來的？答案不是「突破了光罩限制」，而是換了一整類機台。
關鍵在於：封裝的佈線不需要晶片那麼細。做電晶體要奈米級解析度，做封裝重佈線只要微米級。解析度要求鬆開之後，光學設計就可以反過來把曝光場做得非常大。
所以「光罩限制」這道線，其實是綁在做晶片用的先進曝光機身上的。換到封裝用的面板曝光機，那條線的位置完全不同。
面板曝光機規格取自 USHIO 優志旺（日本・6925）UX 系列的公開資料：以 250 × 250 mm 曝光場、4 次曝光完成一片 510 × 515 mm 基板。倍數為本文換算；圖中 2 × 2 的分割為示意，實務上相鄰曝光場之間需要重疊與對位裕度，不是剛好切齊。
這張圖要說的是一個常被講反的觀念：面板級封裝並沒有「突破光罩極限」——那條線是綁在做晶片的先進曝光機身上的。換到封裝用的面板曝光機，曝光場大了約 73 倍，而代價（解析度從奈米級退到微米級）對封裝佈線來說根本不痛，因為它本來就只需要微米級。
CoPoS：把中介層攤到面板上
Chip on Panel on Substrate——名字本身就是施工順序：晶片放到面板上，面板再放到載板上。跟 CoWoS 只差中間那個字，但那個字換掉的是整條產線的形狀。
重點在那一整條藍色的層：它橫跨所有晶粒，是一塊連續的大面積佈線。HBM 依實際結構畫成堆疊（多層 DRAM 疊在最底下的邏輯層上），不是一顆方塊。CoPoS 改變的不是這張剖面的長相——它跟 CoWoS 幾乎一樣——而是這一層是在圓晶圓上做，還是在方形面板上做。
EMIB：只在需要的地方放矽
Intel 的想法相反：那一整塊中介層，其實絕大部分面積只是在傳「不需要那麼密」的電源與一般訊號。真正需要高密度的，只有晶粒與晶粒交界的那一小條。Intel 把 EMIB 定位在兩種連線上：邏輯對邏輯，以及邏輯對 HBM。
看三件事。第一，那兩塊小小的矽橋是埋在綠色載板「裡面」的，不是墊在晶粒下面的一整層——這就是 embedded（嵌入式）的意思。第二，凸塊有兩種粗細：橋上方是細間距微凸塊（高密度訊號），其餘是較粗的 C4；電源與低密度訊號走黃色的一般載板佈線繞過去。矽只用在刀口上，省下的是整塊中介層的面積與成本。第三，右邊的 HBM 一樣畫成堆疊，和前一張 CoPoS 剖面一致——它本來就是多層 DRAM 疊在最底下的邏輯晶粒上，不是一顆方塊。
微凸塊間距 55 µm 出自 Intel 於 Hot Chips 2017 的揭露，同場並稱下一代可縮到 35 µm。
為什麼這篇只有一張實物照片？
兩邊的「有沒有實照」本身就是一則資訊，值得寫下來：
EMIB：有，而且是拆解等級的。它 2017 年就量產，市面上有實際出貨的產品可以拆——例如 Intel Xeon CPU Max 9462（EMIB 搭配三星 HBM2e）、以及 Sapphire Rapids 的四顆運算晶粒配四疊 HBM。TechInsights 等機構已公開過這些封裝的掃描式電子顯微鏡（SEM）剖面影像，可以直接看到矽橋躺在載板凹槽裡、以及晶粒與橋之間的接點。這些影像有版權且多在付費牆後，本文不轉載，只指路。
CoPoS：沒有，而且現在不可能有。它還沒量產——試產指向 2027、量產指向 2028 下半年。沒有出貨的產品，就沒有東西可以拆、可以拍。你在網路上看到標成「CoPoS 封裝」的圖，幾乎都是示意圖或算圖。
所以本文兩張剖面圖都是 SVG 繪製的示意圖，並非實物影像；唯一的實照是前面那張 300 mm 晶圓，用來呈現「方形排在圓形上」的幾何事實。這個「一邊拆得到、一邊還拍不到」的落差，本身就是全文結論的縮影：一邊是九年量產履歷，一邊是還在開發中的平台。
全域 vs 局部：這才是核心差異
原文說「主要的架構差異是全域整合 vs 局部整合」。剖面圖看不太出來，換成俯視圖就很清楚了。
讀法：四顆晶粒排成一列，上方每一條弧線＝一條連線。晶粒的左右位置就是它們在封裝裡的相鄰關係，所以弧線跨得越遠，代表要連的兩顆離得越遠。
兩邊放的是同一組晶粒、問同一個問題：最左邊的 HBM 要跟隔了一顆的「運算 B」講話，怎麼走？
左邊 CoPoS 底下是一整塊連續佈線，所以可以有一條直接跨過運算 A 的粗弧線，一步到位。右邊的橋只長在相鄰兩顆的交界正下方（載板裡那三個藍色小方塊），跨越的弧線根本不存在——所以同一件事只能拆成 ①、② 兩段短弧，走兩跳。這就是原文說的「不相鄰晶粒可能需要額外的橋或封裝層級的跳接」。
注意左圖沒有畫 HBM 對 HBM 的線：記憶體堆疊各自服務運算晶粒，彼此不需要直連。「全域佈線」的自由度是指運算與記憶體之間可以任意配對，不是每顆都跟每顆相連。
原文用的詞是「岸線連結」（shoreline links）——很傳神：橋接發生在晶粒的邊緣（像兩塊陸地隔水相望的那道岸），不是晶粒正下方。所以能走多少頻寬，取決於晶粒邊緣有多長，這也是設計時要特別規劃「晶粒邊緣頻寬」的原因。
EMIB 的兩個變體：把電送進橋裡
原文只用一句話帶過 EMIB-M 與 EMIB-T。但這兩個變體正好回答了「局部橋接怎麼撐住 AI 晶片的大電流」這個問題，值得畫開。
原文的說法是：「Intel 的 EMIB-M 納入金屬—絕緣體—金屬電容，而 EMIB-T 加入矽穿孔以強化供電並支援 HBM 導向的組態。」上圖把這句話畫開。Intel 另外把 EMIB 與 Foveros 3D 堆疊合稱 EMIB 3.5D——橫向橋接加上縱向堆疊，並描述其可支援超過光罩極限的晶粒尺寸；本文未取得該尺寸的具體數字，故不列。
取捨對照
把前面幾段收成一張表。
| 比較項目 | 台積電 CoPoS | Intel EMIB |
|---|---|---|
| 整合方式 | 全域：跨整片面板的大面積佈線 | 局部：相鄰晶粒間的點對點橋接 |
| 尺寸規模 | 面板級的封裝佔位面積，可超越晶圓與光罩衍生的尺寸限制 | 標準封裝佔位面積 |
| 連接性 | 多顆晶粒與記憶體堆疊間的廣泛連接 | 高密度連線只放在需要的地方；不相鄰晶粒需多搭橋或多跳一次 |
| 矽的用量 | 整面中介層／重佈線層 | 只有小塊矽橋，省去整塊中介層的面積與成本 |
| 電氣風險 | 長距離全域繞線的電阻、電容、延遲與訊號完整性 | 晶粒擺放、橋對位、逃逸繞線與晶粒邊緣頻寬規劃 |
| 製程風險 | 面板翹曲、微影均勻度、疊對精度、大面積細線良率。原文說得更直白：面板級封裝必須先做到與晶圓同級的疊對精度、潔淨度、缺陷控制與良率，才談得上全面競爭 | 已有量產驗證的組裝流程、可靠度經驗與成熟的設計方法學 |
| 散熱 | 可做到極大組裝體，總封裝功耗、機械應力與散熱複雜度同步上升 | 少了整塊矽中介層，可減少部分結構與繞線限制；高功率晶粒仍需先進散熱與供電設計 |
| 生態系 | 對已在用台積電 3DFabric 設計流程、製程節點與 HBM 組裝生態的客戶較有利 | 可整合 Intel 或外部晶圓廠的晶粒，並可與 Foveros 堆疊合成 3.5D 系統 |
| 成熟度 | 開發中。台積電已確認，但互連間距、材料、良率、可靠度與時程的公開程度都有限 | 自 2017 年起支援量產，是目前明確的優勢項 |
表格內容整理自原文論述。最後一列（成熟度）刻意標紅——原文的結論句就是繞著它寫的：「近期要出、需要成熟且彈性的局部互連，EMIB 風險較低；未來受晶圓格式面積與產能限制的超大型 AI 系統，CoPoS 可能提供更大的平台——前提是台積電能把面板級的規模，轉換成可接受的互連密度、翹曲控制、可靠度與成本。」
一句話記法
CoPoS 換的是「畫布」，EMIB 換的是「用料」。前者把整張紙放大，後者維持紙張大小、只在要寫細字的地方鋪好紙。
它們不是互斥的
兩者解的其實是同一條供應鏈上的不同段落。面板級封裝解的是載體經濟性，橋接解的是矽的用量。長期來看，「在大面板上做局部橋接」在物理上並不衝突。
時程與面板尺寸路線
CoPoS 目前的公開資訊，多數來自供應鏈報導而非台積電財測。以下標明出處層級。
面板尺寸：310 是起點，不是終點
台積電 CoPoS 標準化在 310 × 310 mm。生態系同時在推 510 × 515 mm 與 600 × 600 mm 等規格。
面積換算：310 × 310 = 96,100 mm²，約當一片 300 mm 晶圓（70,686 mm²）的 1.36 倍；600 × 600 = 360,000 mm²，約 5.09 倍。常見的「面積 5 倍以上」說法對應的是 600 見方那一級，不是 310 這一級——兩者差很多，別混用。
台灣面板廠已經在做（但不是這個）
台灣面板業者在成熟製程的扇出型面板級封裝（FOPLP）已有量產，封裝尺寸大到 620 × 750 mm，應用在電源管理晶片與射頻元件。
注意別把這個數字當成 CoPoS 的規格——它是既有大世代顯示器產線的格式。真正被折舊完的產線、大尺寸玻璃搬運與精密對位的經驗，才是這條路上台廠的切入點。
那，台廠有誰在做？
依公開報導可分成三類。下列為各家公開揭露的布局方向，非台積電供應鏈認證名單——CoPoS 尚未量產，任何「已打進供應鏈」的說法都應該存疑。
| 類別 | 公司 | 公開揭露的布局 |
|---|---|---|
| 面板廠 | 群創 (3481) | 以方形玻璃基板發展 FOPLP，並推進玻璃穿孔（TGV，Through-Glass Via）技術 |
| 面板廠 | 友達 (2409) | 同樣切入 FOPLP；兩家共同的優勢是大世代產線已折舊完畢，且有大尺寸玻璃搬運與精密對位的長期經驗 |
| 封測 | 力成 (6239) | 擴充 FOPLP 產能，並表態要成為全球首家為 AI 應用量產 FOPLP 的專業封測廠 |
| 設備 | 家登精密 (3680) | 面板級封裝的搬運載具（面板傳送盒） |
| 設備 | 弘塑 (3131) | 供應晶圓廠 FOPLP 濕製程關鍵設備 |
| 設備 | 盟立 (2464) | 面板級封裝自動化與搬運系統 |
值得注意的是玻璃這條線在中國推得更前面：藍思科技（中國・300433）與京東方（中國・000725）都在推玻璃基板。而台積電對玻璃核心載板的商業規模生產，公開時程指向 2030 年之後——比 CoPoS 本身晚得多，兩件事不要混為一談。
值得留意的一個矛盾
NVIDIA（$NVDA）Rubin 級距是 5.5 個光罩，而 Rubin Ultra 規劃的是 9.5 個光罩，並已規劃改用面板載體。對照前面那張利用率表——9.5 個光罩在 310 × 310 面板上只有 51% 的利用率，比 5.5 個光罩時的 74% 還糟。
換句話說，310 × 310 這一級面板，恰好在最需要它的那個尺寸上就不夠用了。這也是為什麼 510 × 515 會被同時推進，而不是等 310 跑順了再說。
除了 NVIDIA，還有誰宣布要用？
這是這篇最值得追蹤的一條線：EMIB 開始拿到 Intel 以外的客戶，而那正是它從「Intel 自家封裝」變成「一門代工生意」的轉折。
| 公司 | 走哪一邊 | 公開狀態 |
|---|---|---|
| NVIDIA ($NVDA) | 兩邊都有 | Rubin Ultra（9.5 個光罩）規劃改用面板載體，即 CoWoS → CoPoS；同時被報導正在評估 Intel EMIB 用於更後面的 Feynman 世代（四晶粒設計） |
| Google ($GOOGL) | EMIB | 據報導已承諾採購超過 300 萬顆 Intel EMIB-T 封裝、用於下一代 TPU，交付指向 2028 年 （媒體報導，非雙方正式公告） |
| 聯發科 (2454) | 兩邊都支援 | 2026 年 5 月底宣布其 ASIC 設計同時支援台積電 CoWoS 與 Intel EMIB |
| Marvell ($MRVL) | 評估 EMIB | 被報導將 EMIB 列為 ASIC 設計的封裝選項之一 |
| Amazon ($AMZN) | 洽談中 | 與 Intel 就先進封裝代工進行中的洽談之一 |
最值得玩味的是第一列。同一家公司在兩條路上都下注——近期的超大封裝走台積電的面板路線，更後面的世代則在評估 Intel 的橋接路線。這正好呼應本文的結論：這兩者不是「誰取代誰」，而是不同時間點、不同封裝尺寸下的不同解法。
上表多為媒體與供應鏈報導，除聯發科的公開宣布外，其餘皆非當事雙方的正式公告；金額、數量與時程都可能變動。另有 Apple、博通、高通等被點名為「潛在客戶」的說法，因缺乏具體承諾內容，本文不列。
名詞小抄
這篇出現的每個縮寫，都在這裡。
- CoPoS Chip on Panel on Substrate
- 晶片—面板—載板。台積電的面板級封裝平台：把重佈線與晶片整合製程搬到大片方形面板上做，而不是圓形晶圓。
- EMIB Embedded Multi-die Interconnect Bridge
- 嵌入式多晶粒互連橋接。Intel 的做法：在有機載板內部埋一小塊矽橋，只接相鄰晶粒的交界。
- CoWoS Chip on Wafer on Substrate
- 晶片—晶圓—載板。台積電既有的 2.5D 封裝平台，中介層做在圓形晶圓上。CoPoS 是它換成方形面板的版本。
- 中介層 Interposer
- 夾在晶粒與載板之間、專門用來走高密度佈線的那一層。CoWoS／CoPoS 有，EMIB 刻意沒有。
- 重佈線層 RDL, Redistribution Layer
- 用高分子介電層加銅線一層層疊出來的佈線層，可取代整塊矽中介層。
- 光罩場 Reticle Field
- 曝光機一次能照到的最大區域，先進機台約 26 × 33 mm＝858 mm²。業界用「幾個光罩」當封裝尺寸單位。
- 接圖 Stitching
- 把多次曝光的圖案拼接成一個大圖案。超過單一光罩場的中介層都要靠它。
- HBM High Bandwidth Memory
- 高頻寬記憶體。多層 DRAM 晶粒垂直堆疊在一顆邏輯晶粒上，用矽穿孔連通——所以剖面圖裡它是一疊，不是一塊。
- 矽穿孔 TSV, Through-Silicon Via
- 垂直打穿矽的導電孔，讓訊號與電源直上直下。EMIB-T 的 T 就是它。
- MIM 電容 Metal-Insulator-Metal Capacitor
- 金屬—絕緣體—金屬電容。做在矽裡的去耦電容，就近穩住電壓。EMIB-M 的 M 就是它。
- 微凸塊 Microbump
- 晶粒底下的細小銲點。間距越小、單位面積能走的訊號越多。Intel 於 Hot Chips 2017 揭露 EMIB 為 55 µm。
- C4 銲球 C4, Controlled Collapse Chip Connection
- 比微凸塊更粗一級的銲球，用在中介層對載板、或非高密度區域。
- 有機載板 Organic Substrate
- 以有機材料製成的封裝載板，最常見的是 ABF 載板（味之素增層膜，Ajinomoto Build-up Film）。EMIB 的矽橋就埋在它裡面。
- BGA 錫球 BGA, Ball Grid Array
- 球柵陣列。封裝底部那一整排錫球，是整顆封裝對外連到電路板的接點——剖面圖最下面那排就是。
- DRAM Dynamic Random-Access Memory
- 動態隨機存取記憶體。一般講的「記憶體」就是它；HBM 就是把多顆 DRAM 晶粒垂直疊起來做成的。
- FOPLP Fan-Out Panel-Level Packaging
- 扇出型面板級封裝。在方形面板上做扇出封裝，台廠已在成熟製程量產。
- Foveros / 3.5D
- Intel 的 3D 晶粒堆疊技術。與 EMIB 合用時稱 EMIB 3.5D：橫向橋接加縱向堆疊。
- 3DFabric
- 台積電先進封裝與堆疊技術的總稱，涵蓋 CoWoS、InFO、SoIC 等。
- 翹曲 Warpage
- 不同材料熱膨脹係數不同，受熱後整片彎掉。面積越大越難壓制，是面板級封裝的核心製程風險。
- 疊對精度 Overlay Accuracy
- 後一層圖案對準前一層的精度。大面積面板上要維持它，比在晶圓上難得多。
原文與延伸閱讀
- Daniel Nenni, 〈TSMC CoPoS Versus Intel EMIB Semiconductor Packaging〉, SemiWiki, 2026/07/24 — 原文連結（本文的架構比較、取捨對照皆出自此文）
- 面板尺寸 310 × 310 mm、生態系 510 × 515 / 600 × 600 標準化：TechPowerUp、TrendForce 報導
- 試產 2027 / 量產 2028 H2 / 玻璃核心載板 2030 後、台廠 FOPLP 620 × 750 mm：TrendForce 新聞稿，2026/06/17
- CoPoS 試產線與 2028–29 量產、Rubin 5.5 個光罩／一片晶圓 4–7 顆：TrendForce，2026/04/13（引述工商時報、中央社）
- EMIB 微凸塊間距 55 µm、下一代 35 µm：Intel 於 Hot Chips 2017 的揭露，Tom's Hardware 報導
- 面板曝光機 250 × 250 mm 曝光場、510 × 515 mm 基板 4 次曝光：USHIO 優志旺（日本・6925）UX 系列公開資料
- 台廠 FOPLP 布局（群創 TGV／友達／力成／家登／弘塑／盟立）與中國玻璃基板（藍思、京東方）：TrendForce、DIGITIMES 報導
- EMIB 外部客戶（Google TPU、聯發科雙軌支援、Marvell、Amazon、NVIDIA Feynman 評估）：媒體與供應鏈報導彙整，非當事雙方正式公告
- EMIB 實物剖面影像（Xeon CPU Max 9462、Sapphire Rapids）：TechInsights 先進封裝拆解報告（版權內容，本文未轉載）
- 晶圓／面板利用率轉折點約在 3.5 個光罩：SemiEngineering〈The Rise Of Panel-Level Packaging〉
- 上一篇：CoWoS-S 與 CoWoS-R 差別只有一層 — 光罩倍數、3.3 建議線與 MI300 的 3.5 都出自該篇
本文為第三方文章的中文整理與延伸查證，非原創報導；原創內容請參考原文。文中標示「本文估算」者為作者依公開規格自行計算的模型結果，非廠商公布數據。晶圓照片授權見圖說。